Design and Verification Techniques for TLM-based Design Flows

Il Transaction-level modeling (TLM) è attualmente uno stile di progettazione molto promettente per affrontare la crescente complessità dei sistemi embedded moderni. Un flusso di progettazione basato sul TLM prevede l’applicazione di diverse tecniche di verifica in base al sistema che si sta progettando e all’esaustività dei risultati che si intende raggiungere. Il flusso di progettazione generalmente richiede uno spostamento da o verso un livello di astrazione più basso, sia per scopi di progettazione che di verifica. Da un lato, il raffinamento da TLM a RTL viene effettuato per avvicinarsi alla realizzazione fisica del sistema che si sta progettando. Dall’altro lato, l’astrazione da RTL a TLM consente di riutilizzare componenti di terze parti o già sviluppate, e di integrarle all’interno di una descrizione a livello di sistema, ottenendo così una riduzione del tempo e dei costi di progettazione e un aumento della velocità di simulazione. Infine, un ulteriore passo di raffinamento consiste nella sintesi a livello gate, che avvicina ulteriormente il design alla sua realizzazione fisica. A questo livello la generazione del test è tipicamente un’attività lunga e dispendiosa, quindi si possono adottare tecniche volte a ridurre tali tempi di calcolo.

Transaction-level modeling (TLM) is nowadays a promising design style to deal with the increasing complexity of modern embedded systems. A TLM-based flow involves different verification techniques according to the system being designed and the exhaustiveness of the results to be achieved. The design flow may involve a transition from or to a lower abstraction level (RTL), both for design and verification purposes. Refinement from TLM to RTL is performed to move closer to the physical realization of the system being designed. On the other hand, abstraction from RTL to TLM allows to reuse third-party or already developed components and to integrate them into a system-level design, thus gaining a reduction of design time and costs and an increase in simulation speed. Finally, a further refinement step consists of gate-level synthesis, which brings the design even closer to its physical realization. At this level, test generation is typically a time-consuming activity, so techniques can be adopted to reduce such computation times.